Reliability Challenges with On-Line Performance Monitoring
R. Aitken, ARM Ltd., Sunnyvale, CA, USA

Several performance/power enhancing techniques for embedded processors rely on the use of on-chip performance monitors. This talk outlines the challenges of designing these to include both variability and reliability criteria, and discusses several promising approaches currently under investigation.

Design for Reliability of Analog Circuits in Nanometer CMOS Technology
G. Gielen, Katholieke Universiteit Leuven, Belgien

Reliability is becoming one of the major concerns in designing integrated circuits in nanometer CMOS technologies. Problems relate to increased external interference such as caused by crosstalk and EMI, as well as due to technology-related degradation mechanisms such as NBTI, causing time-dependent circuit performance degradation. Variability only makes these things more severe. This creates a need for innovative design techniques and design tools that help designers coping with these reliability and variability problems. This invited talk will describe novel circuit design techniques that can be used at IC design time before tapeout or through run-time circuit adaption and reconfiguration after fabrication. Also, design tools for the efficient analysis and identification of reliability problems in analog circuits are described. This will be illustrated with some design examples.

Verbesserung der Strahlentoleranz von FPGAs für Experimente der Hochenergiephysik
U. Kebschull, Universität Heidelberg

In Experimenten der Hochenergiephysik werden Ionen mit hoher Energie zur Kollision gebracht. Die dabei entstehenden Teilchen hinterlassen Spuren in Detektoren, die aufgezeichnet und analysiert werden müssen. Die Auswertung dieser Spurdaten lassen Rückschlüsse auf Kondensations- und Zerfallsprozesse von Teilchen zu und werden für deren Identifikation verwendet. Im Beispiel des ALICE-Experiments am LHC am CERN werden auf diese Weise Vorgänge untersucht, wie sie wenige Millisekunden nach dem Urknall stattgefunden haben müssen. Über die hier durchgeführten Experimente erhoffen sich die beteiligten Physiker neue Erkenntnisse über den Kondensationsprozess der uns bekannten Materie. Aus technischer Sicht müssen enorme Datenmengen mit sehr kurzen Latenzen bearbeitet werden. Für die erste Stufe der Datenverarbeitung, für das Auslesen der Daten aus dem Detektor sowie für  das Detector-Control System werden zahlreiche FPGAs im Detektor eingesetzt. Der Vorteil von FPGAs gegenüber ASICs liegt darin, dass FPGAs auch während der
Laufzeit des Experiments von ca. 10 Jahren an neue Aufgabenstellungen angepasst werden können. Deren Nachteil liegt in der hohen Empfindlichkeit gegenüber Teilchenstrahlung, die zu Single-Event-Upsets (SEU) führen. Um trotzdem brauchbare Daten aus dem Detektor lesen zu können, werden geeignete Verfahren entwickelt, die Fehler in FPGAs erkennen und reparieren. Im Vortrag wird nach einer Übersicht der Experimente am LHC im CERN speziell auf den Aufbau des ALICEExperiments eingegangen. Anschließend wird gezeigt, wo FPGAs zum Einsatz kommen und wie diese gegen SEUs durch Teilchenstrahlung gesichert werden.

Methoden für den Entwurf zuverlässiger 3D-Chip Stapel
G. Elst, P. Schneider, Fraunhofer Institut für Integrierte Schaltungen, Dresden

Technologien zur 3D-Integration eröffnen ein breites Spektrum von Möglichkeiten für die wirtschaftliche Realisierung neuer funktionaler Konzepte. Es gibt jedoch auch eine ganze Reihe von signifikanten Einflussfaktoren auf das Systemverhalten und die Zuverlässigkeit, die durch den Aufbau des Chipstapels, z.B. Chipdicke, Lage und Art der Inter-Chip-Via-Strukturen, sowie der Fertigungstechnologie hervorgerufen werden.
Ausgehend von typischen technologischen Varianten werden wesentliche  Einflussgrößen auf das Verhalten des zu implementierenden Systems identifiziert und modelliert. Das betrifft die Detailanalyse von Interchip-Verbindungen,  elektrothermischen und die elektromagnetischen Verkopplungen sowie die Ableitung von Verhaltensmodellen für den Einsatz auf Systemebene. Die Nutzung dieser Modelle beim Entwurf erlaubt die Analyse der Auswirkungen der Technologie auf die Funktion und die Minimierung dieser Auswirkungen mit bekannten Optimierungsverfahren. Somit sind Schaltungsdimensionierung, Systemarchitektur und Anordnung der Systemkomponenten in Stapel so festlegbar, dass unter Berücksichtigung der gegebenen Toleranzen eine maximale funktionelle Zuverlässigkeit erreicht wird.

Testing of 3D Integrated Circuits: Challenges and Emerging Solutions
K. Chakrabarty, Duke University, NC, USA

Three-dimensional (3D) integrated circuits (3D) promise to overcome barriers in interconnect scaling, thereby offering an opportunity to get higher performance using CMOS technology. Despite these benefits, testing remains a major obstacle that hinders the adoption of 3D integration. Test techniques and design-fortestability (DfT) solutions for 3D ICs have remained largely unexplored in the research community, even though experts in industry have identified a number of test challenges related to the lack of probe access for wafers, test access to modules in stacked wafers/dies, thermal concerns, test economics, and new defects arising from unique processing steps such as wafer thinning, alignment, and bonding. In this talk, the speaker will present an overview of 3D integration, its unique processing and assembly steps, testing and DfT challenges, and some of the solutions being advocated for these challenges. The talk will focus on the use of through-silicon-vias for 3D integration, and related processing steps such as via-first/via-last assembly, face-to-face bonding, and face-to-back bonding. The implications of these processing steps on testing will
also be discussed.

Test in der Produktentwicklung
S. Engleitner, Qimonda AG, Neubiberg

In den Entwicklungsprozessen der Halbleiterindustrie liegt der Schwerpunkt in vielen Fällen auf pre-Silicon Themen wie Produktdefinition und Implementierung. Während die post-Silicon Validierung noch gewisse Aufmerksamkeit genießt, wird Testentwicklung, vor allem aber auch Testoptimierung, oft vernachlässigt oder besitzt einen geringen Stellenwert. Die folgenden Ausführungen sind ein Plädoyer, in Testthemen zu investieren, um zum einen Kosten zu sparen, vor allem aber eine gleichbleibende Produktqualität zu gewährleisten und bei Qualitätsproblemen schnell reagieren zu können.