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15. ITG/GMM Fachtagung ANALOG 2016 

Programm 

Montag, 12. September 2016

13:30 Willkommen und Registrierung

Tutorials
13:45 Tutorial 1: „Intelligent IP Designflow für den hochautomatisierten Analogentwurf"
Benjamin Prautsch, Uwe Eichler, Torsten Reich, Fraunhofer-Institut IIS/EAS, Dresden; Elmar Herzer, Johann Hauer, Fraunhofer-Institut IIS, Erlangen

Heutige integrierte Schaltungen und Systeme werden praktisch nur noch mittels Softwarelösungen effizient entworfen. Für die in SoCs (System-on-Chip) wichtigen analogen Komponenten ist der Automatisierungsgrad aktueller Entwurfssoftware jedoch sehr gering. Deshalb sind auch heute noch aufwändige manuelle Arbeiten für diese Komponenten nötig, obwohl sie oft nur einen kleinen Teil der gesamten Chipfläche einnehmen.

Forscher des zum Fraunhofer IIS gehörenden Institutsteils für die Entwicklung Adaptiver Systeme EAS in Dresden beschäftigen sich mit genau diesen Fragen. Sie haben eine generatorbasierte Lösung für den effizienten und zuverlässigen Entwurf von analogen und Mixed-Signal-ICs entwickelt – den Intelligent IP Designflow. Die verwendeten Intelligenten Intellectual Properties (IIPs) lassen sich im Gegensatz zu Hard-IPs durch Parameter an unterschiedlichste Vorgaben hinsichtlich Dimensionierung und Layoutoptionen anpassen und beinhalten somit das konzentrierte Design-Knowhow für eine bestimmte Schaltungsklasse auf flexible Weise. Durch eine technologieübergreifende Beschreibungssprache können Entwickler sie ohne weitere Anpassung in vielfältigen Zieltechnologien einsetzen – von den noch immer typischen Strukturgrößen zwischen 350 und 90 nm bis hin zu aktuellen 22 nm. Dabei generiert die IIP-Software automatisch Schaltplan, Symbol, Layout, Testbench sowie ein Verhaltensmodell der jeweiligen Schaltung. Die IIPs werden daher auch als Generatoren bezeichnet und sind als Soft-IP einzustufen. Ihr modularer Aufbau gewährleistet einen optimalen Wiederverwendungsgrad auf jeder Hierarchieebene.

15:15 Kaffee
15:30 Tutorial 2: „Verlässlichere Verifikation Analoger und Analog/Digitaler Systeme: Methoden für höhere Coverage“

Lars Hedrich, Andreas Fürtig, Johann Wolfgang Goethe-Universität,Frankfurt am Main; Marcus Olbrich, Hyun-Sek Lukas Lee, Leibniz Universität Hannover; Carna Radojicic, Christoph Grimm, Technische Universität Kaiserslautern

Die Verifikation analog-digitaler Schaltungen mit Berücksichtigung von komplexen Anforderungen aus eine Applikation ist der Flaschenhals beim Entwurf on System-on-Chip Designs.

Um eine verlässliche Verifikation zu ermöglichen werden zum einen Metriken benötigt, die es ermöglichen, die Verifikationscoverage zu quantifizieren und kritische Stimuli zu finden, die in Testbenches noch nicht berücksichtigt wurden.

Zum anderen werden Verfahren benötigt, die es ermöglichen eine höhere Coverage zu erzielen. Dies umfasst die Beschleunigung der (Schaltungs-)Simulation im Systemkontext oder die symbolische Simulation, die – für gegebene Mengen von Stimuli und Parametersätze – alle möglichen Ausgabesignale berechnet und prüft.

Das Tuturial gibt eine Einführung und einen Überblick über neue, aktuelle Methoden im Kontext des BMBF-Projekts ANCONA auf den Gebieten

  1. Coverage-Analyse für analoge Schaltungen
  2. Beschleunigung der Simulation analoger Schaltungen
  3. Symbolische Simulation und Model Checking analog/digitaler Systeme
17:00 Analogfachgruppentreffen

 

 

Dienstag, 13. September 2016

08:30 Registrierung
09:00 Begrüßung

Verifikation von Robustheit
09:15

Keynote 1
Experiment Planning for Simulation based Verification

Monica Rafaila, Infineon Technologies München
10:00 Optimized Disturbance Weighting for Robust System Design under Parameter Uncertainties
Leandro Gil, Martin Radetzki, Universität Stuttgart

10:30 Kaffee

Synthese und Layoutgenerierung
11:00 Power-Down-Schematic-Synthesis for Analog-/Mixed-Signal-Circuits
Maximilian Neuner, Michael Zwerger, Helmut Gräb, Technische Universität München
11:30 Explicit Feature and Edge Insertion for Improved Analog Layout Generators in Advanced Semiconductor Technologies
Benjamin Prautsch, Uwe Eichler, Torsten Reich, Jens Lienig, Fraunhofer-Institut IIS/EAS, Dresden

12:00

Keynote 2
Analog-Verifikation – Same procedure as last year? – Weit gefehlt!
Walter Hartong, Cadence Design Systems, München

12:25 Poster
Online-Verifikation von AMS-Properties
Matthias Sauppe, Erik Markert, Ulrich Heinkel, TU Chemnitz
Capacitance to Digital Converter ASIC with Wireless Energy and Wireless Data Transmission for a Medical Implant
Rajeev Ranjan, Bibin John, Dietmar Schroeder, Wolfgang Krautschneider, Technische Universität Hamburg
Organic Field-Effect and Nanoparticle Thin-Film Transistors: Static Model
Adrián Romero, Peter Glösekötter, FH Münster - University of Applied Sciences;
Jesús González,Universidad de Granada;
Ulrich Hilleringmann, Universität Paderborn
Model-Based Reference Design Projects with MathWorks’ HDL Workflow Advisor for Custom-Specific Electronics with the Zedboard
Martin Versen, Stefan Kipfelsberger, Fatma Sökmen, University of Applied Sciences Rosenheim

12:30 Mittagspause, Kaffee, Poster Session

Analoge Schaltungen in Intelligenten Sensorsystemen
14:00 Low-Power High-Gain Operational Amplifier for Analog Image Pre-Processing in Smart Sensor Systems
Christopher Soell, Timo Mai, Lan Shi, Juergen Roeber, Robert Weigel, Amelie Hagelauer, Friedrich-Alexander Universität Erlangen-Nürnberg; Thomas Ussmueller, Universität Innsbruck
14:30 Fast and precise on-chip IDDQ current sensor
Dirk Michael Nuernbergk, Christian Lang, Melexis GmbH, Erfurt
15:00 A 4-GHz LC-Based Voltage Controlled Oscillator & Frequency Divider for use in Neutrino Experiments
Nina Parkalian, Markus Robens, Christian Grewing, Forschungszentrum Juelich; Stefan van Waasen, Universität Duisburg-Essen

15:30 Kaffee

Schaltungen und Technologie
16:00 Dynamic body bias for 22nm FD-SOI CMOS Technology
Stefan Nedelcu, Leonhard Klein, Johann Hauer, Matthias Voelker, Claudia Schuhmann, Norbert Schuhmann, Fraunhofer-Institut IIS, Erlangen; Torsten Reich, Sunil Rao, Fraunhofer-Institut IIS/EAS, Dresden
16:30 Switch Bootstrapping in a 1.5 Bit Pipeline Stage
Robert Loehr, Juergen Roeber, Robert Weigel, Friedrich-Alexander Universität Erlangen- Nürnberg; Frank Ohnhaeuser, eesy-ic GmbH, Nürnberg
17:00 Capacitive Gate Drive Signal Transmission with Transient Immunity up to 300 V/ns
Jonathan Hackel, Achim Seidel, Bernhard Wicht, Juergen Wittmann, Hochschule Reutlingen

20:00 Social Event

 

 

 Mittwoch, 14. September 2016

08:30 Registrierung, Kaffee

 

Verifikation von Mixed-Signal Systemen
09:00 Keynote 3
Monitoring analog and mixed-signal design emulated on FPGA
Dejan Nickovic, Austrian Institute of Technology, Wien
09:30 Instrumentation of the Control Flow of SystemC AMS - Models for Symbolic Simulation
Carna Radojicic, Christoph Grimm, Technische Universität Kaiserslautern
10:00 Metrics for Formal Property Checking Against Undesired Circuit Behavior in Embedded Systems
Michael Rathmair, Florian Schupfer, Technische Universität Wien

10:30 Kaffee

Modellbasierte Entwicklung und Simulation von Systemen
11:00 Modeling of Linear Stimuli for Accelerated Mixed-Signal Simulations
Sara Divanbeigi, Hyun-Sek Lukas Lee, Enno Röhrig, Markus Olbrich, Erich Barke, Leibniz Universität Hannover
11:30 Fault Injection and Mixed-Level Fault Simulation Performance Evaluation for Analog Circuits – A Case Study
Saed Abughannam, Wolfgang Müller, Christoph Scheytt, Heinz Nixdorf Institut, Paderborn
12:00 Model Based Design at System-Level of Mixed-Signal SoC for Battery Management System
Xiao Pan, Christoph Grimm, Technische Universität Kaiserslautern

12:30 Mittagessen
14:00 Ende der Tagung
 
 
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