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TuZ 2016 - Test und Zuverlässigkeit von Schaltungen 

Programm 

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Sonntag, 6. März 2016

Brasserie am Unteren Schloss, siehe Adresse am Textende

 

17:00 – 21:00 Anreise, Registrierung

18:00 – 20:00 Abendessen

20:00 – 21:00 Sitzung der Fachgruppe

 

Montag, 7. März 2016

Haus der Siegerländer Wirtschaft, siehe Adresse am Textende

 

9:00 – 10:00 Keynote
Sitzungsleitung: Jürgen Alt, Intel Mobile Communications GmbH

 

The Hype, Myths, and Realities of Testing 2.5D/3D Integrated Circuits
Krishnendu Chakrabarty, Duke University, USA

 

10:00 – 10:30 Kaffeepause

 

10:30 – 12:00 Sitzung 1: Design for Testability
Sitzungsleitung: Ilia Polian, University of Passau

 

On Improving Test Point Insertion using Fault Classification Results
Daniel Tille1, Daniel Thangaraj Stanley1, Ulrike Pfannkuchen1, Helmut Graeb2, Ulf Schlichtmann2
1Infineon Technologies AG, 2Technische Universität München

 

A Lightweight X-Masking Architecture for Low-Pin-Count Scan Test
Daniel Tille, Ulrike Pfannkuchen,
Infineon Technologies AG

 

Leichtgewichtige Datenkompressions-Architektur für IEEE-1149.1-kompatible Testschnittstellen
Sebastian Huhn, Stephan Eggersglüß, Rolf Drechsler,
Universität Bremen und DFKI GmbH

 

12:00 – 13:30 Mittagessen

 

13:30 – 15:00 Sitzung 2: Automatische Testmustergenerierung
Sitzungsleitung: Melanie Schillinsky, NXP Semiconductors Germany GmbH

 

Eliminierung von energieunsicheren Tests in kompakten Testmengen
Stephan Eggersglüß,
Universität Bremen und DFKI GmbH

 

Effective Generation and Evaluation of Diagnostic SBST Programs
Andreas Riefert1, Riccardo Cantoro2,  Matthias Sauer1, Matteo Sonza Reorda2, Bernd Becker1
1Universität Freiburg, 2Politecnico di Torino

 

Clock Cycle Aware Encoding for SAT-based Circuit Initialization
Matthias Sauer1, Sven Reimer1, Daniel Tille2, Karsten Scheibler1, Dominik Erb1, Ulrike Pfannkuchen2, Bernd Becker1,
1Universität Freiburg, 2Infineon Technologies AG

 

15:00 – 16:00 Postersitzung und Kaffeepause

 

Testschaltung für MEMS Inertialsensoren Auswerte-ASIC
Roman Paris, Peter Kornetzky, Jenny Klaus,
Institut für Mikroelektronik- und Mechatronik- Systeme gemeinnützige GmbH, Ilmenau

 

Hochtemperatur-Wafertest bis 300°C
Marco Reinhard, Ingo Gryl, Ulrich Liebold, André Richter,
Institut für Mikroelektronik- und Mechatronik- Systeme gemeinnützige GmbH, Ilmenau

 

IEEE P1838 – Testing in the 3D World. A status report of the IEEE standardization group.
Michael Wahl, Universität Siegen

 

Test Pattern Retargeting in 3D SICs Using an IEEE P1687 based 3DFT architecture
Yassine Fkih1,2, Pascal Vivet1, Bruno Rouzeyre2, Marie-Lise Flottes2, Giorgio Di Natale2, Juergen Schloeffel3,
1CEA-Leti, Grenoble, 2 LIRMM, Montpellier, 3Mentor Graphics, Hamburg

 

Evaluation of IHP SGB25V Technology and Libraries for Space Applications
Milos Krstic, Maurizio Cirillo, Vladimit Petrovic
IHP Frankfurt (Oder)

 

Manufacturing Testing and Fault-tolerance of Secure Devices
Lejla Batina1, Bernd Becker2, Giorgio Di Natale3, Marie-Lise Flottes3, Said
Hamdioui4, Nele Mentens5, Ilia Polian6, Bruno Rouzeyre3
1University of Nijmegen, The Netherlands, 2University of Freiburg, Germany, 3LIRMM, Montpellier, France, 4Technical University of Delft, The Netherlands,
5
KU Leuven, Belgium, 6University of Passau, Germany

 

16:00 – 17:00 Sitzung 3: Testanwendung
Sitzungsleitung: Andreas Hellebrand, Robert Bosch GmbH

 

Production Test Voltage Guard-Band Determination considering Process Variations
Gurunath Kadam1,2, Markus Rudack1, Jürgen Alt1,
1Intel Deutschland, 2Technical University of Darmstadt

 

Improving SRAM Test Quality by Leveraging Self-timed Circuits
Josef Kinseher1, Leonardo B. Zordan2, Ilia Polian3, Andreas Leininger3,
1Intel Mobile Communications Neubiberg,
2Intel Mobile Communications Sophia-Antipolis, 3University of Passau

 

17:30 – 19:30 Abendveranstaltung, anschließend Abendessen im Haus der Siegerländer Wirtschaft

  

 

Dienstag, 8. März 2016

Haus der Siegerländer Wirtschaft

 

9:00 – 10:00 Sitzung 4: Fehlererkennung
Sitzungsleitung: Daniel Tille, Infineon Technologies AG

 

Online Monitoring of NBTI and HCD in Beta-Multiplier Circuits.
Theodor Hillebrand, Nico Hellwege, Steffen Paul, Dagmar Peters-Drolshagen, Universität Bremen

 

Architektur mit reduzierter Komplexität zur Erkennung und Korrektur von transienten Fehlern in kombinatorischer und sequentieller Logik.
Stefan Weidling1, Milos Krstic2, Vladimir Petrovic2, Egor Sogomonyan1,
1Universität Potsdam, 2IHP Frankfurt (Oder)

 

10:00 – 10:30 Kaffeepause

  

10:30 – 11:30 Sitzung 5: Robustheit
Sitzungsleitung: Michael Wahl, Universität Siegen

 

Softwarebasierte Fehlertoleranz für Flash-Speicher von mikrocontroller-basierten Systemen
Felix Mühlbauer1, Patryk Skoncej2,3, Mario Schölzel1,2,
1Universität Potsdam, 2IHP Frankfurt (Oder),
3Brandenburgisch-Technische Universität Cottbus-Senftenberg

 

A Hybrid Algorithm to Conservatively Check the Robustness of Circuits
Niels Thole1,2, Lorena Anghel3, Görschwin Fey1,2,
1Universität Bremen, 2DLR Bremen, 3TIMA Grenoble

 

11:30 – 12:00 Kaffeepause

 

12:00 – 12:45 Eingeladener Vortrag
Sitzungsleitung: Piet Engelke, Infineon Technologies AG

 

Security & Test – A Major Challenge for Designers
Tim Güneysu, Universität Bremen

 

12:45 – 13:00 Schlussbemerkungen, Ankündigung TUZ 2017

 

13:00 – 14:30 Mittagessen, anschließend Abreise

 

14:30 - 16:00 Führung 'Siegen zu neuen Ufern' - kleiner Rundgang durch die Stadt

   
 

Brasserie

Unteres Schloss 1
57072 Siegen
0271 231 6320

Haus der Siegerländer Wirtschaft

Spandauer Straße 25
57072 Siegen

   

 

 

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