Prof. Alexander Fish, Emerging Nanoscaled Circuit and Systems Lab (ENICS), Bar-Ilan University, Israel
Low Voltage Embedded memories
In accordance with Moore’s Law, the size, density, and power consumption of static random-access memories (SRAMs) has grown exponentially over the past five decades. Embedded memories occupy over 50% of the total area and power consumption of high performance microprocessors and are one of the primary components of most types of modern ASICs. Traditionally, the primary goals of SRAM design were density and high performance, whereas power was a secondary concern.
However, with advancements in technology and the expansion of mobile applications, power consumption has become a primary focus of attention in many ASICs. In portable battery operated devices, such as cellular phones, bio-medical devices, sensor networks, etc., power consumption is one of the fundamental limits since it determines the lifetime of the battery (for non-rechargeables) and/or the time between recharges. It also affects the device size, cost and weight.
Many design techniques have been successfully applied to reduce both the dynamic and the leakage components of embedded memories. When discussing low/medium frequency applications, memory operation in the sub/near-threshold regions has been shown to be the ideal choice. Circuits operating in the sub/near-threshold regions utilize a low supply voltage that is close to or even less than the threshold voltages of the transistors.
This lecture reviews the advantages of SRAMs operating in the sub/near-threshold regions, compared to their conventional strong inversion counterparts. Design and reliability challenges in advanced nanoscale CMOS technologies are discussed. New design approaches and memory architectures, such as SF-SRAM, Q-SRAM, 4T eDRAM and others, recently developed by our group for aggressive power reduction and ultra-low voltage operation, are shown.
Dr. Matthias Pflanz, IBM Germany Development GmbH, Böblingen
RAS Strategien für High-Performance Mikroprozessoren der nächsten Generationen
Heutige Prozessoren werden in modernen Standard-Technologien 14nm, 10nm entwickelt und gefertigt. Entscheidend beim Entwurf und Design ist immer das zu erreichende Preis/Leistungsverhältnis, d.h. welche Leistung (Taktfrequenz), welcher Durchsatz (operations per cycle) wird bei welchem Stromverbrauch erreicht.
Die Fehlerfreiheit der Mikroprozessor-Operationen wird durch umfangreiche Fehlererkennungsmechanismen überwacht und (Hard-/Soft-)Fehler ggfs. korrigiert. Spezielle Technologien wie SOI (silicon-on-insulator) gewährleisten z.Z. noch eine starke Resistenz gegenüber Fehler verursacht z.B. durch externe Partikel. Für die neue Generation in 7nm-Strukturen werden andere/höhere SER (soft-error-rates) und damit auch höhere FIT-Raten (failure-in-time) erwartet.
Die Fragestellungen für die Prozessor-Entwickler lautet:
Sind die derzeitigen Test- und Korrekturmechanismen hinreichend und vor allem effizient?
Brauchen wir neue Fehlermodelle?
Wie können effektive Fehler von denen unterschieden werden, die sich nicht auf die Funktion auswirken?
Wie machen wir Daten und Funktion eines Chips/Prozessors robust gegen Soft-Fehler und Fehler durch Alterung?
Dieser Vortrag wird aktuelle Entwicklungstrends bei Prozessoren umreißen und derzeitige Trends bei Fehlererkennungsmechanismen aufzeigen. Es wird auf die Notwendigkeit hingewiesen, dass neue bzw. angepasste Strategien und Konzepte für RAS in zukünftigen Mikroprozessoren notwendig sind.
Dr. Tobias Koal, Philotech GmbH, Cottbus
Security Tests zur Steigerung der funktionalen Sicherheit
In hochregulierten Bereichen wie beispielsweise der Luftfahrt oder der Bahn hat sich als Herangehensweise das Requirements- based Engineering etabliert. Primär ist diese Herangehensweise durch das Anforderungsmanagement gekennzeichnet, welches durch computergestützte Werkzeuge und Prozesse praktikabel wird. Requirement-based Engineering wird auf der Systemebene umgesetzt und gilt somit gleichwohl für Hardware- als auch Softwareentwicklungsprozesse. Zur Umsetzung des Requirement-based Engineering müssen mehrere Aktivitäten durchgeführt werden. Eine diese Aktivitäten beschäftigt sich mit der Verifikation und der Validation von Anforderungen. Ganz konkret entstehen für die Anforderungsvalidierung Tests welche nachweisen sollen, dass bestimmte Anforderungen bei der Systementwicklung berücksichtigt wurden und diese als Systemeigenschaften existieren. Praktisch werden dazu Tests anhand der Anforderungen entworfen, umgesetzt und deren Ergebnisse dokumentiert. Diese Ergebnisse dienen anschließend zulassenden Behörden dazu, Zertifizierungen für Systeme zu erteilen. Dieser Prozess wird maßgeblich eingesetzt, um die funktionale Sicherheit in kritischen Bereichen auf ein akzeptables Niveau zu heben.
In diesem Vortrag gehen wir auf das Fuzzing als Testmethode ein, welche im eigentlichen Entwurfsablauf für sicherheitskritische Anwendungen nicht verpflichtend zum Einsatz kommt. Fuzzing ist eher aus dem Bereich der Software- Security als Testverfahren bekannt. Dennoch ist es eine sinnvolle Ergänzung zum Requirement-based Testing und kann auch zur Steigerung der funktionalen Sicherheit beitragen.
Dr. Gerd Teepe, GLOBALFOUNDRIES, Dresden
Expansions of the Design Space with 22FDX
The semiconductor industry is undergoing a paradigm shift with regards to its driving forces. Emerging 5G wireless connectivity will be enabling mm-Wave transmissions and the advent of artificial intelligence is demanding for significant computing resources, which are highly integrated and very low power at the same time. In addition, IoT-systems with wired or wireless connection to the internet are predicted to drive further growth.
In this context, the FDSOI-technologies provide substantial design flexibility and significant system power reductions. In particular, these technologies offer back-gate bias control, which can be used in multiple ways: It can be used to steer the circuit into high performance or into low power at run-time through software control. It can be used for DC-biasing, and it can also be used for corner tightening, when the circuit is operated at or near threshold with about 0.4 Volt supply voltage. This mode offers spectacular power reductions when compared to previous bulk-technologies.
GLOBALFOUNDRIES has developed its 22FDX™-Technology, a planar, fully depleted SOI-technology with a roadmap into 12FDX™. Compared to bulk technology, 22FDX realizes higher transistor packing densities and/or faster transistor switching speeds for mmWave-, compute- and IoT-applications. GLOBALFOUNDRIES manufactures 22FDX in its fab in Dresden, Germany.
FDSOI-technologies are a natural progression path forward from bulk-based silicon technologies. To take full advantage of the technological features, new design styles are required to make use of the additional flexibilities of 22FDX, expanding the design space beyond of what was possible until now.